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张天杰，屈小勇，郭永刚，吴 翔，高嘉庆，张 博，杨爱静，刘军保，李跃恒，林 涛
(1.青海黄河上游水电开发有限责任公司西安太阳能电力分公司，西安 710100；
2.西安理工大学自动化与信息工程学院，西安 710048)
能源危机的逐渐加剧使世界在未来几十年将转向开发可再生能源，据国际可再生能源机构(IRENA)预计，到2050年可再生能源在发电中的占比份额将达到86%，成为全球最大的能源载体，而光伏的年度新增装机量将达到360 GW[1]，因此对高效太阳能电池的需求将会大幅度增加。过去几十年全球约90%的太阳能电池技术是基于铝背表面场(Al-BSF)设计[2]。虽然这种电池结构制作工艺相对简单，但是电池转换效率普遍低于20%[3-4]。随着技术的进一步发展，通过引入氧化铝钝化技术制备的发射极与背表面钝化电池(passivated emitter and rear cell, PERC)产业化转换效率超过23%，成为目前主流的产业化晶硅电池技术[2]。但是PERC电池技术中金属与晶硅表面直接接触产生的金属复合限制了其进一步提升效率的潜力。为进一步提高电池的转换效率，世界各研究机构及企业开始纷纷布局下一代晶硅电池技术，诸如背接触结构设计及异质结技术等为晶硅电池提供了高转换效率(最高可达26.7%的效率[5])，但是技术导入成本相对较高，且需要对当前主流的PREC电池制作设备、材料及工艺制程进行重大改变，产业升级困难。POLO结构是基于晶硅基体表面依次生长一层极薄的界面氧化层与多晶硅(poly-Si)层所形成的钝化接触结构。该钝化接触结构不仅起到了良好的表面钝化特性，同时避免了金属与晶硅表面的直接接触，极大地降低了金属接触区域的复合。理论研究表明，基于POLO技术的电池结构理论效率可达28.7%[6]，几乎接近于晶硅电池的理论极限效率29.43%[7]。近年来ISFH、Fraunhofer及隆基等各研究机构和厂商陆续刷新了基于POLO技术制备的隧穿氧化层钝化接触(TOPCon)电池的转换效率，表1为基于POLO技术制备的晶硅太阳能电池转换效率一览表。由表1可知，n型TOPCon电池的实验室效率高达25.70%[8]，p型背结TOPCon电池的实验室转换效率为26.00%[9]；
天合、晶科及隆基等商业化厂商在Cz硅片上制作的产业化大面积TOPCon电池转换效率超过24.5%；
将POLO技术应用于叉指状背接触(IBC)电池制作获得的实验室电池转换效率高达26.10%[10]。同时POLO结构的制作只需要引入多晶硅沉积设备及增加部分湿法清洗设备。由此可见将POLO技术应用于晶硅电池的产业化生产不仅具有极高的效率提升潜力，而且易于将现有的主流PERC电池产线直接升级为TOPCon电池产线，具有很大的商业潜力。
POLO结构中载流子越过界面SiOx层的方式主要是通过量子隧穿作用或直接穿过局部界面SiOx层形成的针孔(Pinhole)结构而进行传输[15]。通常POLO结构完成沉积后先经高温退火处理(退火温度为1 050 ℃[16])，主要目的是在界面SiOx层形成一定比例的具有纳米尺寸的Pinhole结构[17]，从而增强载流子的传输效应[18]。研究表明：在n+& p+poly-Si/SiOx结构中界面SiOx层的厚度<2 nm时，电流通过Pinhole结构及隧穿作用共同收集[19]；
当界面SiOx层的厚度>2 nm时，由于氧化层的厚度较厚以至载流子发生隧穿效应的几率较小，载流子的传输主要是通过界面SiOx层局部形成的Pinhole结构进行有效传输[20]，载流子的传输方式如图1(a)所示。Folchert等[21]通过实验数据表明，当SiOx层的厚度为2.1 nm时，在1 050 ℃条件下退火后通过Pinhole结构传输的电流占总电流的百分比超过94%，作为比较，当生长的SiOx层厚度为1.7 nm时，同时在700 ℃下退火后通过Pinhole结构传输的电流占总电流的百分比不到35%。
图1 POLO结构载流子的传输机理[22-23]Fig.1 Carrier transport mechanism of the POLO structure[22-23]
由图1(b)POLO结构的能带图可知，在n+-poly-Si/SiOx结构中由于功函数不同致使界面处能带产生弯曲，使得电子累积，而空穴无法累积；
n+-poly-Si与硅基体之间的能带差异可以使得电子隧穿后有足够的能级可以占据，更易于发生隧穿效应，而空穴占据的价带边缘位置处于n+-poly-Si的禁带区域，不易发生隧穿效应。同理，在p+-poly-Si/SiOx结构中由于功函数不同引起界面处能带产生弯曲，使得空穴累积，而电子无法累积；
p+-poly-Si与硅基体之间的能带差异可以使得空穴隧穿后有足够的能级可以占据，更易于发生隧穿效应。但是界面SiOx层对电子的阻挡势垒为3.1 eV，对空穴的阻挡势垒为4.8 eV，界面氧化SiOx层对电子的阻挡势垒明显低于对空穴的阻挡势垒。因此相比于p+-poly-Si/SiOx的钝化结构，n+-poly-Si/SiOx结构具有更加优异的隧穿钝化特性。
为了量化表征POLO结构对基体表面的钝化特性，一般通过测试隐开路电压值iVoc、表面复合电流密度值J0及有效少子寿命值τeff等来进行定量描述。这些参数值可通过特殊的结构设计与制作，采用准稳态光电导衰减的方法(WCT-120, Sinton Consulting)测试得到，其中iVoc、τeff与J0相关的公式为[24]：
(1)
(2)
式中：W为样片厚度,τbulk为体少子寿命，τAuger为俄歇复合少子寿命，Δn为过剩载流子浓度，k为玻尔兹曼常数，T为测试温度，q为单元电荷，Nd为基体掺杂浓度，ni为本征载流子浓度。
当POLO结构表面与金属电极形成接触时，接触区域的复合电流密度值J0c及接触电阻率值ρc用于表征金属与半导体的接触特性。为了定量表征POLO结构钝化接触区域载流子的选择特性， Brendel等[21,25]引入了载流子的选择特性值S(或S10)，且该值依赖于接触电阻率ρc及接触区域复合电流密度值J0c。
(3)
(4)
以电子选择端载流子的选择性为例，为获得较高的电子选择性，需保证端面电子具有远大于空穴的电流密度和浓度梯度。其中J0c越小表示因空穴反向传输导致的复合越低，ρc越小表示电子传输的电阻损失越小[26]。
POLO结构的制备主要包括：(1)生长界面SiOx层；
(2)沉积本征非晶硅/多晶硅薄膜；
(3)本征非晶硅/多晶硅薄膜的再结晶及掺杂；
(4)氢化处理。图2为POLO结构的基本制作工艺流程与制备方法。在POLO结构实际制作时通常将以上两个或多个制作工艺集成于同一设备依次完成。
图2 POLO结构的基本制作工艺流程与制备方法Fig.2 Basic process flow and preparation method of POLO structure
3.1 界面氧化层的制备
界面氧化层是隔离多晶硅层与硅基体表面的关键界面层，在掺杂过程中起到抑制扩散的作用以减少过多的掺杂源在高温下渗透进入硅基体的内部，同时防止多晶硅薄膜直接沉积至硅基体表面[27]。除了极少数例外[28-29]，SiOx薄膜(1～3 nm)一般充当界面氧化层。SiOx层的制备方式主要包括湿化学氧化方法(HNO3、O3等的氧化)、低温热氧化法(T=580～620 ℃)、等离子体原位生长法。湿化学氧化法是通过将样片浸泡在温度为110 ℃的热硝酸溶液(68%，质量分数)中产生自限制的约1.4 nm的薄膜氧化层[30]或者置于温度为60 ℃，体积分数比为3∶1的浓硝酸(68%，质量分数)与浓硫酸的混合溶液中形成SiOx薄层[31]。其次，紫外/臭氧光氧化和去离子水中臭氧氧化也可以进行界面SiOx层的制备[32]。低温热氧化法是在恒定温度为550～650 ℃的氧气氛围中短时间热生长形成SiOx层[27]。因低温热氧化法得到的SiOx层质量高，致密性好，厚度易于控制，特别是当界面SiOx层的厚度超过1.5 nm时，低温热氧化法是应用最多的生长方式。
3.2 非晶硅/多晶硅层沉积
非晶硅/多晶硅的沉积主要包括低压化学气相沉积(LPCVD)[33]、等离子体化学气相沉积(PECVD)、常压化学气相沉积(APCVD)及物理气相沉积(PVD)等技术。当前产业化应用最为成熟的为LPCVD沉积技术，该技术是通过在低压石英管中热裂解硅烷(550～650 ℃)的方式完成多晶硅层的沉积，LPCVD沉积设备反应腔截面如图3所示。尽管该技术在单面沉积多晶硅层时会在片源的另一面产生多晶硅层的绕镀，绕镀的多晶硅层因寄生吸收效应会损失电流密度，且影响电池的外观，但是只需要增加湿法清洗工艺去除绕镀产生的多晶硅层就可以实现POLO结构的制备。虽然LPCVD沉积技术由于湿法清洗工艺步骤引入增加了电池制程的复杂性，但是该技术沉积的多晶硅层厚度在片内及片间均匀性好，电池端良率较高，工艺时间相对较短，生产效率高。同时LPCVD设备具有产能大、易于维护等优势，是一个比较成熟的设备，为目前TOPCon电池厂商布局的主流技术路线。
图3 LPCVD沉积设备反应腔截面图[33]Fig.3 Schematic cross section of LPCVD reactor[33]
PECVD技术是一种在低温下(<500 ℃)等离子体裂解硅烷和其他前驱体的定向沉积技术，且沉积速率快，可用于沉积氢化非晶硅(a-Si∶H)薄膜[26]，PECVD沉积设备反应腔截面如图4所示，尽管在a-Si∶H薄膜的沉积中高浓度的氢对钝化特性的提升是必要的，但它容易导致沉积的多晶硅薄膜形成气泡，特别是对于沉积较厚的非晶硅薄膜可能出现爆膜以及造成粉尘的污染。但是该技术可以有选择性地单面生长无绕镀的非晶硅薄膜，应用于POLO钝化接触电池制作中将不再需要湿法清洗工艺去除因绕镀产生的非晶硅层，减少了部分湿法清洗工艺步骤。因此，光伏研究人员及设备制造厂商正在积极解决非晶硅薄膜沉积可能出现的爆膜及粉尘污染的问题，以期将PECVD沉积技术大规模应用于产业化生产[34]。而且目前许多研究机构已经报道了采用PECVD与LPCVD沉积技术制备的POLO钝化接触结构获得了相同的钝化水平[27-28]。
图4 PECVD沉积设备反应腔截面图Fig.4 Schematic cross section of PECVD reactor
同样APCVD及热丝CVD技术也可以用于多晶硅的沉积，但是这两种沉积方式并不常见[35-36]。溅射或电子束蒸发PVD技术是一种很有潜力的单面沉积方法。与化学气相沉积技术相比，PVD的主要优点是没有危险的前驱气体(如硅烷、二硼烷等)，能够在低温(室温下)、低氢或无氢含量的情况下沉积致密薄膜(消除起泡问题)[37-38]。尽管该技术在工业上沉积多晶硅薄膜的应用仍处于发展阶段，但该技术已经在异质结(SHJ)电池制作中用于沉积透明导电氧化物薄膜。相比于其他沉积技术，PVD沉积不仅可以实现薄膜的单面沉积，而且沉积的膜层致密性高，是未来最具发展潜力的多晶硅沉积技术[39]。
3.3 多晶硅层掺杂
多晶硅层的掺杂水平对poly-Si/SiOx结的电学特性有很大的影响。当多晶硅层掺杂源浓度较低(低于1019/cm3)时，复合电流密度值J0和接触电阻率值ρc较高，然而表面较高的掺杂源浓度(高于1021/cm3)将导致界面氧化层的破坏及过多的掺杂源渗透进入硅基体内部，增加poly-Si/SiOx结处的复合电流密度值J0。多晶硅掺杂方式分为原位掺杂与非原位掺杂。原位掺杂是将PH3、B2H6/BCl3与硅烷通过适当的流量比控制在多晶硅薄膜沉积过程中同时实现n型和p型多晶硅层的掺杂。然而原位掺杂由于掺杂源气体的引入抑制了非晶硅的成膜速率，例如在LPCVD及PECVD沉积系统中，原位掺杂多晶硅的沉积速率比未掺杂多晶硅沉积速率低一个数量级，最终导致薄膜厚度横向均匀性较差。另外它要兼容均匀性和方阻，所以控制难度较大。但是在PVD沉积技术中，原位掺杂可以通过使用固体源来实现，例如，使用具有硼元素的靶材进行溅射的方法来实现原位掺杂。因此，PVD沉积系统通过原位掺杂的方式可以实现很好的掺杂源控制。非原位掺杂方式是首先沉积一层本征的多晶硅薄膜，然后再通过高温热扩散的方式实现多晶硅层的掺杂，常见的以POCl3蒸气为n型掺杂源，以BBr3或BCl3蒸气为p型掺杂源。此外，液体旋涂法或喷涂掺杂源，掺杂源墨水或掺杂源浆料还可用于形成图形化的非原位掺杂。特别地采用离子注入的方式可以精确控制掺杂结深及横向掺杂浓度的分布，ISFH采用该掺杂技术实现了高达26.1%晶硅太阳能电池转换效率[6]。
如上所述，多晶硅薄膜的结晶程度、掺杂源穿透界面氧化层进入硅基体内掺杂轮廓的控制以及界面氧化层的性能共同决定了poly-Si/SiOx结的电学性能，这些在很大程度上取决于掺杂源激活步骤的温度和时间。
3.4 POLO结构的氢化处理
掺杂的多晶层表面缺陷较多，需要进一步氢化处理以提高表面的钝化特性。氢化处理最常用的方法是在晶硅表面沉积一层SiNx∶H薄膜、Al2O3薄膜或SiNx∶H薄膜与Al2O3叠层钝化膜，然后再进行烧结处理使得膜层中的氢释放出来达到钝化的目的。特别是SiNx∶H薄膜不仅能钝化晶硅表面，而且具有减反射作用。除此之外，水汽处理及混氢气体退火均可以实现氢化处理[40]。研究表明POLO结构表面沉积一层SiNx∶H薄膜后进行烧结氢化处理时，对于n型掺杂的POLO结构与p型掺杂的POLO结构烧结前后所表现的钝化特性恰好相反，即SiNx∶H/n+-poly/SiOx钝化结构烧结后iVoc值略有降低(iVoc值下降2～5 mV)，而对于SiNx∶H/p+-poly/SiOx钝化结构烧结后iVoc值有提升(iVoc值提升3～5 mV)[41]，这一结果与本课题组先前的工作中得到的结论是一致的[42]，但是造成这一现象的原因尚未形成统一的解释。
4.1 多晶硅层对光学吸收特性的影响
沉积的多晶硅层厚度对POLO结的性能具有显著的影响。首先，掺杂的多晶硅与晶硅基体的吸收系数基本相同，多晶硅层吸收的光生载流子由于复合而产生了损失(尽管最近的一项研究表明，多晶硅层产生的少数载流子可能会被收集到[43])，研究数据表明：当POLO结应用于电池的前表面进行吸光时，多晶硅层的厚度每增加10 nm，由于寄生吸收效应产生的短路电流密度值损失0.4～0.5 mA/cm2[44]；
当POLO结应用于电池的背表面时，对于145 nm厚度的多晶硅层产生的短路电流密度值损失0.3～0.4 mA/cm2[45]，且这一结果依赖于多晶硅层的掺杂浓度[46]。Reiter等[44]详细研究了本征多晶硅层及不同掺杂水平条件下，n型与p型多晶硅层的光学吸收系数，结果表明多晶硅层的掺杂浓度与该层对红外波段的光吸收系数成正比。为了减小多晶硅层产生的寄生吸收损失，沉积的多晶硅层厚度通常小于200 nm，或选择性地减薄或去除非金属接触区域的多晶硅层[47]。
4.2 表面形貌结构对钝化特性的影响
基体表面形貌结构对POLO结表面复合电流密度的影响如图5所示，每一个数据点代表了一项研究结果，由统计结果可知基于绒面结构制作的POLO结表面复合电流密度值J0明显大于基于抛光表面结构获得的复合电流密度值J0，即基于抛光表面制作的POLO结钝化性明显优于基于绒面结构制作的POLO结，特别是对于p型掺杂的p+-poly/SiOx结构，基于绒面结构制作的POLO结相比于基于抛光面结构制作的POLO结，其J0值至少增加了一个数量级；
基于相同表面形貌结构制作的POLO结构，n+-poly/SiOx结构具有更低的J0值。由图5可知基于绒面结构制作的p+-poly/SiOx结J0值大于22 fA/cm2，而基于绒面结构制作的常规p+掺杂结J0值可以小于15 fA/cm2[48-49]。因此绒面结构上制作p+-poly/SiOx结其表面复合更高，这一结果也限制了绒面结构上进行p+-poly/SiOx结的制作，特别是限制了将p+-poly/SiOx结直接应用于晶硅电池的前表面进行双面TOPCon电池制作[50]。
图5 基体表面形貌结构对POLO结复合电流密度的影响[6]Fig.5 Influence of substrate surface morphology on the recombination current density of POLO structure[6]
4.3 POLO钝化接触结构金属化特性
POLO结构中掺杂源浓度分布对接触电极及接触区域的复合影响至关重要。多晶硅层表面的掺杂浓度越高，则接触电阻率值ρc越小；
当多晶硅层表面掺杂浓度一致时，随着掺杂源进入硅基体内的结深增加，接触区域的复合电流密度值J0c越小，同时非接触区域的复合电流密度值J0逐渐增大[51]。对于金属与多晶硅接触区域的复合电流密度值J0c可以粗略估算为[52]：
(5)
式中：Ac为电极接触面积，Ne是随距电极距离x变化的有效掺杂率，Db为相应的少数载流子扩散系数，式中的积分区间为整个掺杂薄层。由式(5)可知，POLO结构中整个掺杂浓度分布薄层决定了复合电流密度值J0c的大小。当POLO结构表面与金属形成接触时，随着掺杂多晶硅层厚度的增加，复合电流密度值J0c将呈现逐渐减小的趋势，且复合电流密度值J0c对n型掺杂多晶硅层的厚度更加敏感，这一结果已被实验所证实[53]。其次，多晶硅层的掺杂类型不同，相应的金属浆料的选型也决定了复合电流密度值J0c。研究数据表明采用烧穿型金属浆料与多晶硅表面形成接触时，银浆与n型掺杂多晶硅表面接触，银铝浆与p型掺杂多晶硅表面接触时获得的J0c值更小[41]。
4.4 POLO钝化接触结构的研究进展
图6为n型晶硅表面采用不同的掺杂结构获得的钝化接触特性。由图6可知不同的掺杂结构设计可以使接触电阻率ρc基本达到同一数量级。常规的n+型掺杂结表面复合电流密度值J0为22 fA/cm2，金属接触区域复合电流密度值J0c为1 400 fA/cm2；
重掺杂形成n++型掺杂结，则金属接触区域复合电流密度值J0c可减小至500 fA/cm2左右，但是n++型掺杂结表面复合电流密度值J0n++增加至100 fA/cm2。然而，在晶硅表面采用n型掺杂的POLO结可以使得表面复合电流密度值J0低至1～3 fA/cm2，金属接触区域复合电流密度值J0c值降低至20～30 fA/cm2，n型掺杂的POLO结相比于常规的n型掺杂结，其表面复合电流密度值J0与接触区域复合电流密度值J0c均降低1～2个数量级。研究报道SERIS的Nandakumar等[34]基于PECVD设备制作的n型掺杂的POLO结构获得的表面复合电流密度值J0低至3 fA/cm2，同时金属接触区域复合电流密度值J0c低至20 fA/cm2。此研究结果是目前报道的金属Ag电极与n+-poly-Si形成接触后所获得的复合电流密度值J0c的最小值。
图6 n型晶硅表面采用不同的掺杂结构获得的钝化接触特性[12,45,54-57]Fig.6 Passivation contact characteristics obtained by different doped structure based on n-type Si substrate[12,45,54-57]
常规的p+型掺杂结表面复合电流密度值J0为14 fA/cm2，金属接触区域复合电流密度值J0c为1 300 fA/cm2；
重掺杂形成p++型掺杂结，则金属接触区域复合电流密度值J0c可减小至740 fA/cm2左右，但是p++型掺杂结表面复合电流密度值J0p++增加至77 fA/cm2；
金属铝电极与硅接触形成p+型掺杂可以使得接触区域复合电路密度值J0c降低至400 fA/cm2，同时表面复合电流密度值J0可减小至12 fA/cm2。但是在晶硅表面采用p型掺杂的POLO结可以使得表面复合电流密度值J0值达到5 fA/cm2，金属接触区域复合电流密度值J0c值减小至250 fA/cm2。不论是常规的p+型掺杂结，还是金属铝与硅的直接接触结构，p型掺杂的POLO结构仍具有明显的钝化接触优势。Sebastian等[58]基于p型硅片制作的p型POLO结构采用商业化金属浆料形成接触可以使得接触区域复合电流密度值J0c低至60 fA/cm2，接触电阻率为4 mΩ·cm2，是当前报道的p型掺杂POLO结构形成接触获得的最小J0c值。
尽管POLO结构具有优异的表面钝化接触特性，但是基于该结构的电池技术仍然存在以下技术难点：(1)多晶硅层的寄生吸收效应产生光学损失，特别是将POLO结应用于晶硅电池的吸光表面会大幅度降低电池的短路电流密度值，这一结果限制了POLO结构在电池吸光表面的应用，为此有研究报道在双面钝化接触电池结构设计中将POLO结选择性地应用于电池吸光表面的金属接触区域[47,59]。为解决这一技术难点在进行POLO结制作时可选用禁带宽度较大(>1.12 eV)的SiCx膜层取代多晶硅膜层，或在多晶硅层沉积时掺入微量的O或C等元素，增大多晶硅层的禁带宽度，减少光学寄生吸收损失[60-62]。(2)多晶硅层沉积过程中产生的绕镀的清洗是限制POLO电池技术产业化效率与良率的关键点之一[63]。产生绕镀的主要原因是当前产业化大多采用LPCVD方式沉积多晶硅层，多晶硅沉积时在舟的每个卡槽内插双片，片源背靠背放置，正是由于这种背靠背放置的片源之间存在缝隙，而且整个炉管内的氛围存在不均现象，导致片间正面绕镀产生的多晶硅层薄厚不一，且绕镀的多晶硅层在片内呈现边缘厚、中心薄的现象。在后续湿法清洗去除绕镀产生的多晶硅层时，加强清洗易于产生片源绕镀面中心位置抛光的现象，清洗程度不够易产生边角位置绕镀的多晶硅层未彻底去除的情况。因此在清洗过程中不易找到合适的工艺窗口，绕镀的多晶硅层残留将影响电池的效率及良率。为解决这一技术难点，开发无绕镀的多晶硅沉积方式是最有效的解决办法之一，例如采用PECVD或PVD的方式单面沉积多晶硅层，目前已有不少设备厂商正在积极解决这一问题；
另一方面也可以基于现有LPCVD设备在单个卡槽内插单片双面沉积多晶硅层，然后通过湿法清洗统一去除另一表面沉积的多晶硅层，尽管这一方式对产能有影响，但是同样可以很好地解决由于绕镀清洗不均匀产生的问题。(3)POLO结构在金属化过程中存在金属浆料烧穿的风险。目前产业化POLO电池的金属电极普遍采用丝网印刷烧穿型浆料的方式完成制作，通过该种方式形成欧姆接触时，较薄的多晶硅层会增加金属元素烧穿界面氧化层而进入硅基体的风险，从而增加接触区域的复合电流密度值J0c，即当POLO结构应用于电池的背表面场易于引起背表面的钝化失效，若POLO结应用于电池的发射极区域易于引起短路。因此在POLO电池制作时可适当地增加金属接触区域多晶层的厚度或选用烧穿型较弱的金属浆料；
另一方面可以在POLO结构表面直接电镀金属电极形成欧姆接触，避免金属浆料的烧穿风险。
本文主要综述了POLO钝化接触结构中载流子的传输机理、钝化接触特性量化参数表征的方法，对比了POLO结构制备中界面氧化层生长，多晶硅层的沉积、掺杂及氢化处理的方法。最后分析了POLO结构中多晶硅层的寄生吸收效应、硅基体表面形貌及多晶硅层掺杂浓度分布对钝化接触特性的影响，并简述了POLO钝化接触技术的研究进展及当前POLO电池制作面临的技术难点。由以上结果可知，常规的掺杂钝化结构钝化晶硅表面获得的复合电流密度值J0大于14 fA/cm2，金属接触区域复合电流密度值J0c大于1 300 fA/cm2；
n型掺杂的POLO结构钝化晶硅表面获得的复合电流密度值J0低至1 fA/cm2，金属接触区域复合电流密度值J0c低至20 fA/cm2；
p型掺杂的POLO结构钝化晶硅表面获得的复合电流密度值J0低至5 fA/cm2，金属接触区域复合电流密度值J0c低至60 fA/cm2。因此，POLO结构具有更加优异的表面钝化特性及极小的金属接触复合。将POLO钝化接触技术应用于大面积晶硅太阳能电池制备获得的电池转换效率已超过24.5%，且制作过程可以承受高温工艺，与当前主流的PERC晶硅电池产业化设备兼容性强，是未来极具产业化潜力的钝化接触技术方案。
