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刘 智高国栋,2岳军会曹建社,2杜垚垚麻惠洲何 俊叶 强唐旭辉,2李宇鲲,2杨 静,2魏书军,2
1（中国科学院高能物理研究所 北京 100049）
2（中国科学院大学 北京 100049）
束流测量系统是粒子加速器的重要组成部分，测量的主要参数有束流流强、束流位置、束团长度、束流损失等［1］。随着现代测量技术的发展，束流测量技术逐步使用数字化测量代替模拟测量及部分光学测量。已投入使用的北京正负电子对撞机（Beijing Electron Positron ColliderⅡ，BEPC-II）束流位置测量（Beam Position Measurement，BPM）系统就是基于数字技术研发［2］，用来替换运行时间过久、故障频发的模拟测量系统。上海光源也基于模数转换器（Analog-to-Digital Converter，ADC）技术研发了逐束团流强测量和束流寿命（Beam lifetime）测量系统［3］。数字测量系统主要由两部分构成：一是ADC，作为连接模拟世界和数字世界的桥梁；
二是为ADC提供工作频率的采样时钟。ADC的性能直接影响测量系统的整体性能，性能指标主要有：A/D转换位数，信噪比（Signal to Noise Ratio，SNR）、无杂散动态范围（Spurious Free Dynamic Range，SFDR）、转换速率和量化灵敏度等［4］。一般来说，ADC的转换位数越多，信噪比越高，其动态范围就越大，有效改善ADC数据的信噪比对系统性能提升有着非常重要的意义［5］。采样时钟的抖动（Jitter）对ADC数据信噪比具有较大影响［6］，在中高频信号采样时更为突出。因此，在ADC采样电路中，时钟电路的硬件设计方案不仅决定了ADC采样时钟的性能，更决定了整个测量系统的性能，正确选择并设计合适的时钟方案是数字采样电路硬件设计的重要内容［7］。ADC采样时钟电路一般基于锁相环设计，近几年，芯片公司设计生产了两级锁相环结构的锁相环芯片，基于此可以设计性能更加优越的ADC采样时钟电路。
ADC的主要功能是在采样时钟的作用下，对模拟信号进行采样并产生量化数据。对于数字BPM系统，待测束流中心频率已经达到了射频范畴，此时ADC对于时钟抖动则更为敏感。从时域角度来看，时钟上升沿会产生随机不稳定性即时钟抖动，这会导致采样时间间隔的不确定性，进而在ADC采样数据中引入较大噪声，降低ADC数据的信噪比。时钟抖动对信噪比的影响可以用式（1）来表达［8］。
根据式（1），在时钟抖动不变的情况下（如5 ps），当输入信号频率由100 MHz提高至500 MHz时，信噪比下降13.98 dB。而在输入模拟信号保持不变时（如500 MHz），若时钟抖动为2 ps，ADC信噪比约为44.04 dB；
当时钟抖动增加至5 ps时，ADC信噪比约为36.08 dB，信噪比下降约7.96 dB，此时ADC数 据 的 有 效 位（Effective Numbers of Bits，ENOB）会相应减少约1.03个［9］。不同时钟抖动的前提下，输入信号的频率与信噪比的关系可由图1描述。
图1 时钟抖动为1 ps、2 ps和5 ps时ADC信噪比Fig.1 SNR of ADC when clock jitter is 1 ps,2 ps and 5 ps
在外部输入时钟噪声较大时，输入时钟性能将无法满足系统对ADC的信噪比需求。此时，可以采用锁相环（Phase Locked Loop，PLL）抖动滤除器件对输入时钟信号进行噪声滤除，在实现内外时钟同步基础上，降低内部ADC采样时钟的抖动，进而满足系统的信噪比要求。
典型的锁相环工作原理如图2所示，图2（a）是其基本结构，图2（b）是锁相过程示意图［10-11］。具有极窄带宽环路滤波器（LooP Filter，LPF）以及低频、高性能压控振荡器（Voltage Controlled Oscillator，VCO）的单个锁相环可以清除参考时钟噪声，但不能提供高频输出；
具有较高带宽环路滤波器以及高频VCO的锁相环能够提供较高频率，但不能滤除参考时钟噪声。通过组合两个锁相环可以实现噪声滤波及产生高频信号：第一级锁相环外接环路滤波器和压控振荡器，实现抖动滤除；
第二级锁相环采用内置电荷泵VCO，工作频率可达几个GHz，提供高频频率，在输出分频器的配合下，产生系统所需频率［12］。
图2 锁相环工作原理示意(a)基本结构，(b)锁相过程Fig.2 The working principle of PLL(a)Basic structure diagram of PLL,(b)Phase-lock process
德州仪器（Texas Instruments，TI）的LMK0461x系列器件为双环路PLL架构，功耗低、去抖动性能好。以LMK04610为例，器件内部功能框图如图3所示，包括PLL1、PLL2、集成VCO、各个时钟路径的 分频电路、输出时延调整和输出分发电路等。
图3 LMK04610基本功能框图Fig.3 Simplified functional block diagram for LMK04610
其中，第一级锁相环外接环路滤波器和压控晶体 振 荡 器（Voltage-Controlled crystal Oscillator，VCXO），完成抖动滤除功能，输出时钟具有低抖动的近端噪声。第二级锁相环利用内部集成高性能电感电容（Inductance-Capacitance，LC）振荡器实现时钟倍频功能，可以实现低抖动的远端噪声。在两级锁相环作用下，确保输出时钟具有良好的噪声性能，理论上可实现约100 fs级别的抖动输出［13］。
双锁相环时钟去抖电路的设计主要包括：硬件电路设计、环路滤波器设计和FPGA（Field Programmable Gate Array）固件程序设计三部分。其中，硬件电路又包括电源、控制链路以及时钟输入输出接口，是时钟去抖电路设计的关键。
3.1 双锁相环时钟电路硬件设计
采用LMK04610的双锁相环时钟电路的硬件设计功能框图如图4所示。时钟输入端口0采用单端输入，端口1采用差分输入以适应不同的应用，在差分输入端进行了冗余设计，通过在PCB板上焊接不同位置电阻，选择外部时钟输入或板载晶振时钟输入。时钟输出采用单端输出，设计中采用巴伦变压器将LMK04610差分输出信号转换为单端信号。PLL1外接VCXO并采用可编程VCXO时钟芯片Si571，产生可与外部输入时钟信号锁相的时钟信号，环路滤波器采用阻容设计。主控芯片由一片FPGA来实现，FPGA通过I2C总线配置Si571；
通过SPI总线配置PLL芯片LMK04610；
同时，FPGA设计有USB接口和UART接口，以方便调试和应用。
图4 双锁相环时钟电路整体功能框图Fig.4 Block diagram of dual-loop phase-locked loop system overall design
3.1.1 电源设计
电源噪声对LMK04610的抖动清除性能具有较大影响［14-15］，为降低电源噪声对性能的影响，时钟芯片LMK04610采用超低噪声LDO稳压器电源TPS7A84供电，该电源芯片可提供3 A的电流，输出电压噪声为4.4 μVRMS。VCXO芯片Si571采用另一款超低噪声LDO稳压器电源LP5907供电，该芯片可提供250 mA电流，输出电压噪声不大于6.5 μVRMS。FPGA对噪声要求不是很高，因此采用LT1764稳压器供电，其电源噪声约为40 μVRMS。电源部分示意图如图5所示。
图5 双锁相环时钟电路的电源设计示意图Fig.5 Diagrammatic drawing of power supply design
3.1.2 控制部分设计
控制部分完成LMK04610的正常配置，其示意图如图6所示。PC机通过USB接口与FPGA相连，FPGA与LMK04610直接相连。在程序调试阶段，位于PC机上的TICS Pro应用程序通过USB接口，经FPGA中转完成了LMK04610的配置与状态读取。在调试完成后，将LMK04610的配置程序写入FPGA的HDL代码，生成MCS文件并写入配置FPGA的Flash Memory中，在板卡加电时，HDL程序启动FPGA内部配置程序，完成时钟芯片LMK04610的配置工作。
图6 LMK04610控制部分设计原理示意图Fig.6 Diagrammatic drawing of the configuration circuit
3.1.3 时钟输入输出接口设计
在时钟电路中，时钟信号的主要输入及输出均采用单端设计，而LMK04610芯片的输入/输出端口为差分方式，因此在板卡的输入端需要将单端时钟输入信号转换为差分信号，在板卡的输出端需要将差分信号转换为单端信号。单转差分集成电路芯片最高工作频率为250 MHz，不满足大于250 MHz输入/输出时钟需求，因此采用巴伦（Balun）变压器实现信号单转差分的功能。巴伦是无源器件，其等效电路如图7（a）所示，根据电压分压关系，可得式（2）和式（3），简单计算可知，U21和U22幅值相等、相位相反；
从其等效电路图可知，巴伦可双向传输，输入输出端反向使用，即可实现单端信号与差分信号的相互转换。本设计所选型的巴伦，工作频率范围为4.5～3 000 MHz，满足电路对于时钟频率的要求，接口原理图示意如图7（b）所示。
图7 巴伦等效电路图(a)，时钟输入/输出单转差分电路原理示意图(b)Fig.7 Equivalent circuit model of Balun(a),diagrammatic drawing of input/output(b)
3.2 PLL1环路滤波器设计
锁相环主要由鉴相器、环路滤波器和压控振荡器组成，环路滤波器的作用是滤除鉴相器输出的噪声和误差电压，其性能将直接影响双锁相环时钟电路的去抖动性能。对于频率较高的锁相环，一般使用三阶滤波器［16］。图8中C1、C2、C3和R2、R3组成了理想三阶滤波器，其传递函数，即输出波形的拉普拉斯变换与输入波形的拉普拉斯变换之比，如式（4）所示。确定各R、C值，首先求解传输函数零点和极点，再综合考虑环路滤波器截止频率，鉴相器和压控振荡器的特性，反复迭代得出。本设计采用TI的“Clock Design Tool”［17］进行仿真求解RC值，在带宽为20 Hz的情况下，各值如图8右下角所示。在PLL1的鉴相器频率为5 MHz时，通过软件计算得出由环路滤波器引入的相位噪声约为84.9 fs，远小于最终时钟电路所要达到的抖动目标。
图8 PLL1环路滤波器设计及其噪声示意图Fig.8 Design of PLL1 LPF and its phase noise
3.3 FPGA固件程序设计
FPGA固件程序的主要功能是完成LMK04610的寄存器配置，而LMK04610的寄存器有300多个，如果用HDL语句去逐个配置，工作量大，容易出错，而且效率也不高。本文的实现方法为：首先利用TI所提供的TICS Pro调试工具把调试好的寄存器配置导出到TXT文件；
然后，在HDL程序设计时将寄存器值写入ROM中；
最后，设计HDL程序，顺序读取ROM中的内容，以LMK04610要求的配置时序将寄存器内容逐一配置进LMK04610相应寄存器即可。
为方便调试，FPGA程序配置LMK04610时需要兼顾从ROM配置和从计算机配置两种方式，通过设计加电计数器产生控制信号来实现。板卡加电时控制信号为高，HDL程序从ROM中顺序读取配置数据，并通过SPI总线配置LMK04610。在配置完成后，控制信号变低，选通USB接口与LMK04610接口，此时可通过计算机对LMK04610寄存器进行配置、修改和读取。
时钟测试及结果分析包括两部分：一是时钟去抖动电路功能和性能测试，另一部分为利用此电路提供的去抖动时钟进行采样，对ADC的输出数据进行分析。
4.1 时钟去抖动性能测试
时钟测试时，输入时钟由信号源Rigol DG5072产生，频率为62.475 MHz。我们利用罗德施瓦茨仪器公司相噪分析仪R&S FSWP8对该信号的噪声进行分析，测量其在10 Hz～1 MHz间的均值抖动为7.8 ps，如图9（a）所示；
经LMK04610锁相环去抖后输出频率为499.8 MHz的时钟信号，并用R&S FSWP8测 量 其 在10 Hz～1 MHz间 的 均 值 抖 动 为1.8 ps，如图9（b）所示。均值抖动可通过频域相位噪声计算获得［18］，计算公式如式（5）所示：
图9 时钟去抖性能测试(a)源时钟抖动值，(b)处理后的时钟抖动值Fig.9 Test for jitter performance(a)The jitter of source clock,(b)The jitter of processed clock
式中：f1和f2为抖动积分上、下限频率；
f0为信号中心频率；
Lφ为相位噪声。
4.2 ADC采样性能分析
ADC采样性能测试采用带通采样方式测试，其中采样时钟频率为116.1152 MHz，它是由499.8 MHz时钟经99分频、23倍频后产生。ADC输入信号为499.8 MHz信号，由射频信号源产生，其抖动性能为36 fs。实验获取10 k ADC数据，利用MATLAB对数据进行信噪比分析，如果如图10所示，数据频率为35.34 MHz，数据信噪比为43.94 dB，已接近44.95 dB的ADC理论信噪比。
图10 时钟抖动为1.8 ps时ADC带通采样数据信噪比Fig.10 SNR of ADC band-pass sampling data when the clock jitter is 1.8 ps
ADC采样时钟的抖动会降低ADC的SNR，在中高频信号输入尤甚。利用双锁相环去抖时钟电路，可以将外部输入时钟的抖动降低，进而大大改善ADC数据的信噪比。经测试，本文设计的方案可以将大于7 ps的抖动降低至2 ps以内；
经过ADC采样数据分析，信噪比接近理论值。双锁相环抖动消除电路设计方法，能够给从事测量系统的设计人员提供参考，提高测量系统的性能。此外，本文电路设计的压控晶振采用可编程晶振，可以实现较大范围任意频率输出；
一路输入信号可产生10路输出信号，再采用级联的方式，可构建多台设备的同步采样时钟网络。
作者贡献声明刘智：负责系统整体的设计验证，以及文章的撰写和修订；
高国栋：负责系统性能测试；
岳军会、曹建社：负责论文的修改及审定；
杜垚垚、麻惠州、何俊、叶强、唐旭辉、李宇鲲、杨静：分别从自己擅长的领域出发进行资料的搜集和整理；
魏书军：负责研究的提出及论文的修改。
